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DS26503DK
Register Name: TCLKsrc
Register Description: DS26503 TCLK Pin Source
Register Offset: 0x001E
Bit #
Name
Default
7
—
0
6
EXT
0
5
T1
1
4
E1
0
3
64KHZ
0
2
6312
0
1
PLL
0
0
RCLK
0
Note: Only one bit in this register should be set at a time. Setting multiple bits tri-states the FPGA pin connected to TCLK.
Setting to 0 also tri-states this pin.
Bit 6: EXT. When set DS26503_ TCLK ← External_Osc (BNC connector).
Bit 5: T1. When set DS26503_ TCLK ← T1_OSC (1.544MHz).
Bit 4: E1. When set DS26503_ TCLK ← E1_OSC (2.048MHz).
Bit 3: 64KHZ. When set DS26503_ TCLK ← 64kHz clock.
Bit 2: 6312. When set DS26503_ TCLK ← 6312kHz clock.
Bit 1: PLL. When set DS26503_ TCLK ← DS26503_PLL.
Bit 0: RCLK. When set DS26503_ TCLK ← DS26503_RCLK.
Register Name: TS_8Ksrc
Register Description: DS26503 TS_8K Pin Source
Register Offset: 0x001F
Bit #
Name
Default
7
—
0
6
—
0
5
—
0
4
EXT
0
3
_8KHz
0
2
400HZ
0
1
400HZ_502
1
0
RS_8K
0
Note: Only one bit in this register should be set at a time. Setting multiple bits tri-states the FPGA pin connected to TS_8K.
Setting to 0 also tri-states this pin.
Bit 4: EXT. When set DS26503_TS_8K ← External_Osc (BNC connector).
Bit 3: _8KHz. When set DS26503_TS_8K ← 8kHz (derived by FPGA).
Bit 2: 400HZ. When set DS26503_TS_8K ← 400Hz clock (derived by FPGA).
Bit 1: 4KHZ_502. When set DS26503_TS_8K ← DS26503_400hz.
Bit 0: RS_8K. When set DS26503_TS_8K ← DS26503_RS_8K.
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